48V输入电压调节模块的现状及未来
2004-01-13 17:53:57
来源：《国际电子变压器》2004年1月
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48V输入电压调节模块的现状及未来
The present situation and the future of 48V-input VRM
1 引言
信息技术的迅猛发展对数字处理技术提出了前所未有的要求，而这又极大地促进了低压IC特别是微处理器领域极大的发展。总的来说，未来IC对供电要求呈现下列趋势：
1) 工作电压越来越低。新的0.1μm技术采用将会使未来的IC工作电压降低到1.2V甚至低于1V。降低IC工作电压主要是出于下面考虑:①提高微处理器的速度。数字处理基本单元可以等效为一个电容，它的充放电可以提供’1’和’0’两种状态，但由于寄生参数的影响，它的充放电需要一定的时间，低的稳态电压可以缩短充放电时间，有利于提高微处理器的速度。②提高IC的集成度。低的工作电压可以使IC的绝缘距离减小，利于提高集成度。③基本单元的功耗降低。
2） 电流越来越大。虽然工作电压的降低使得IC基本单元的功耗降低，但由于系统处理容量的增加使得总功耗仍在增加，这样IC需要的总电流成倍增加。
3） 负载变化率越来越高。为了节能，延长电源工作时间（特别是在便携式系统中），IC供电将要求提供电源管理功能，比如现在的PC都有休眠模式（Sleep mode）和工作模式（Active mode），这使得微处理器成为一个非常动态的负载。图1是Intel公司微处理器所需的电压电流发展趋势。可以看出负载变化率在不远的未来就会高达150A／μS。
而电压调节模块(Voltage Regulator Modules，简称VRM)是专门为微处理器设计的供电单元。上面所提到的所有这些因素都对VRM的设计提出了前所未有的挑战。
早 期的VRM是从5V的直流母线直接供电。最近的一些台式计算机、工作站和服务器已经把12V输入作为VRM供电电压，在一些笔记本电脑上VRM已经直接把16－24V输入变换到1.5V输出[1]。可以预测不久的将来，正如把48V输入作为电信行业的标准输入电压，计算机VRM也会把输入母线电压提高到48V。提高输入母线电压的原因是：①VRM输出功率不断增加，而提高输入电压能够减小输入电流从而使得母线损耗减小，利于效率提高。 ②负载的瞬变对输入母线的电压影响较小，从而对其它供电单元影响较小。 ③ 输入滤波器体积大大减小[2]，因为电容储能和电压的平方成正比。
本文首先分析48V输入的VRM在设计时碰到的难点，然后给出在拓扑的选择、同步整流管选择、输出滤波器的设计、控制环设计等所要遵循的原则。
2 VRM设计的难点
VRM 设计的难点所在集中体现在体积、效率和动静态性能之间的矛盾。具体地说：
其一，由于计算机主板上的空间非常宝贵(cost-effective)， 但就传统的直流-直流变换器来说，为了满足负载的瞬态突变时仍能将输出电压稳定在允许的范围内，就需要增加输出滤波电容，从而使滤波器体积过大(从后面的滤波器计算公式可以看出)[3]。如果减小输出滤波电感，在从轻载到满载瞬态突变时负载可以从电源端更快获取能量，在从满载到轻载瞬态突变时电感电流可以下降的更快，有利于提高动态特性，但由于电感电流纹波会增加，从而给滤波电容增加负担（静态电压纹波增加），同时还造成效率略有降低。另外就目前的功率电子半导体元器件和磁性元件的发展水平，通过提高开关频率来减小磁性元件体积的程度是有限的。
其二，奔腾第四代处理器要求VRM的效率不低于80%，就今天的功率半导体元器件的发展水平来说，满载效率如果能达到这个标准本身就是一个挑战，但同时为了满足"能源之星"（Energy Star）等绿色能源的标准，VRM需要在轻载和重载时均能保持高效率，这就更增添了设计的难度。
其三，由于未来微处理器对VRM快速动态性能要求，这使得VRM的线路布局，连接点都显得比一般场合要慎重的多。这是因为在负载动态变化过程中，线路寄生参数，电容，电感的寄生参数的影响都显得举足轻重。比如VRM输出端与解耦电容间如采用传统的铜箔方式连接，则连接线的寄生参数使得VRM无法满足将来微处理器对动态性能的高要求[4]。实际上现在的PC有些已经把VRM和主板集成在一起，未来将和CPU直接集成。这也是设计的难点所在。
3 拓扑的选择
适合于VRM的电路拓扑概括起来可分为两类：隔离变换器和非隔离变换器。
尽管非隔离的拓扑有许多，但Buck电路因为结构简单、设计容易、成本低等优点过去一直被采用，如图2所示。但是对于48V输入的VRM来说，采用Buck变换器由于稳态占空比过小，会造成下面几个问题：①开关管的选择较为困难。 输入端的开关管在导通时承担输出大电流，关断时承担输入电压，这就对它的电流定额和SOA（Safe Operation Area）都有高的要求。②在输出电流纹波不变时，小的占空比会使输出滤波电感较大 ③过小的占空比会使系统更容易受干扰因素影响。④过小的占空比不利于输出滤波器的优化设计，这在后面会分析。因此Buck电路不能适应未来VRM的需要，必须有新的拓扑来满足这一要求，采用隔离型变换器已经成为必然。
隔离型变换器有如图3所示的几种结构：全桥、半桥、正激和推挽电路。副边整流电路如图4所示的几种结构：单端整流、倍流整流和全波整流电路。适合VRM的拓扑可以是它们适当的组合。
文献[5]指出，倍流整流电路在大电流场合具有下列优点：首先，它可以很方便地把变压器和电感进行磁集成，利于减小变换器的体积。其次，变压器的匝比比采用其它整流电路小，使得变压器更易设计。当然倍流整流电路中两个电感要做的比较一致也是设计的难点。从优化整流管的损耗来说，适合倍流电路的原边拓扑应工作在对称状态。因此适合倍流整流的原边结构为桥式电路或推挽电路。但从从原边开关管承受的电压电流应力考虑，桥式电路更适合48V输入的VRM，全桥电路兼顾了原边管子电压应力和半桥一样，电流应力和推挽电路一样的优点，而且便于考虑采用软开关技术，提高变换器的效率。而半桥电路具有结构简单，所用元器件少，设计时变压器匝比相对小的优点，但难以实现软开关。
正激变换器结构简单，但需要加复位手段。而且由于它的变压器在复位期间不能向负载提供能量，所以从提高瞬态响应的快速性来说，正激变换器要比桥式电路和推挽电路差一些。
另外值得一提的是采用隔离式变换器由于变压器的引入使得可以通过选择合适的匝比来实现占空比的优化设计，这对效率，动态响应，纹波的优化都非常有利[2]。
由上分析可以看出在选择适合48V输入的VRM拓扑时还应考虑具体情况和具体设计要求来选择。
4 整流管的选择
因为在影响VRM效率的诸多因素中，整流管的导通损耗占居了最主要的部分，因此它的选择至关重要。
A. 肖特基二极管和同步整流管的比较
从目前的功率半导体元器件的性能参数来看，肖特基（Schottky）二极管和同步整流管(MOSFET SRs)的正向压降已经可以相差无几，当然肖特基二极管因无需额外的驱动使用起来更方便。但是由于它们不同的I -V外特性使得在并联使用时MOSFET SRs的特性更好。如图5(a)所示，比较单只Schottky和SRs在通过70A电流时的正向导通压降可以发现SRs更高一些。但如果比较两只并联即每只流过35A的电流，可以发现SRs的正向压降下降50%，而Schottky只下降22%。这是因为SRs的I -V外特性是线性的，而Schottky则是按照指数规律变化的缘故。可以想象并联的管子数目增加时，SRs的这种优势会更明显。如图5(b)所示，电流为70A时，在并联管子数目增加时，SRs的损耗明显的比Schottky小。此外，MOSFET具有负温度系数特征，Schottky具有正温度系数特征，这使得MOSFET具有更好的并联特性。因此MOSFET SRs是目前适合作为VRM整流器来使用的器件。但这并不意味着目前的SRs就能很好满足VRM设计的需要，只是一种目前最好的选择而已。
B.同步整流管发展现状、瓶颈及趋势
通常我们总希望SRs的导通电阻 RDS(ON)越小越好。以目前低压SRs常用工艺结构如图6所示，下式可以说明影响RDS(ON)的因素：
其中Area表示的MOS的极板面积，BV表示极间击穿电压。因此Area越大，BV越小意味着RDS(ON)可以越小。但当RDS(ON)小到一定程度(几个毫欧)，它的1／3甚至一半主要来自封装带来的阻抗。以N沟道STV160NF02 MOSFET（BV＝20V，ID＝160A，Power SO-10TM封装）来说，虽然它的RDS(ON)=1.6mΩ，但RDS(ON)的40％是由封装带来的。因此需要采用更好的办法来减小这一部分的电阻。另外减小BV的值也可以减小RDS(ON)， 但目前的MOS制造工艺使得BV的值最多能小到15V-20V这个级别[6]。
同时由于SRs的损耗通常可以分为三个部分：
导通损耗、开关损耗、门极驱动损耗，因此并不是导通电阻越低，效率就越高。这主 要看三部分损耗那一部分或那几部分在总损耗中占居主导地位。以IRL3803（Rds(on)=6mΩ）为例，图7给出了fs=300kHz，Iload =50A时，SRs上的损耗和并联管子数目的关系。从图中可以看出当管子并联数目为５时总损耗基本达最小值。那么如何衡量一个SR的性能呢？文献[7]研究表明一个SR的损耗可以由下式近似表示：
其中 A是器件面积（cm2），
Irms是流过器件的电流有效值，
Ron，sp代表特定的导通电阻(Ω.cm2)，
Cin，sp 表示特定输入电容(F／cm2)，
VG 是门极电压，
f 是开关频率。
在这个式子里面，A是变量，为了求得损耗最小值，令dP/dA=0，可以得到：
因此通常用常数
这个参数来判定MOSFET的综合性能，有时也用另外一个常数FOM=QgRDS(ON)，二者是等价的。就目前的制造工艺来说，因为VDMOS技术仍停留在微米水平，这是SRs的性能仍不够理想的瓶颈。沟道型MOS虽然比传统的VDMOS性能好，但其衬底电阻的存在成为它性能进一步提高的障碍。研究表明如采用亚微米技术和超大规模集成技术（VLSI），VDMOS的性能还有很大的潜力可以挖掘。而且LDDMOS-SOI（Lightly Doped Drain built on a thin Silicon-on-Insulator）是一种很适合未来VRM的SRs[8]。表1中的数据很清楚的比较了目前和未来的SRs的性能以及它们分别能够获得的效率。
5 滤波器的设计
由于VRM的滤波器设计和它的瞬态响应有着直接的关系，因此首先讨论一下它的瞬态响应过程。
VRM不同于普通DC－DC变换器的其中一点就是它的瞬态响应（Transient）要求很高。
通常讲提高VRM动态响应速度，就是为了满足在快速的负载瞬态转变时，变换器仍能将输出电压稳定在要求的范围内。负载从满载到轻载时称为Step-down瞬态响应，相反从轻载到满载时称为Step-up瞬态响应。图8给出了典型的Step-down瞬态转变过程中输出滤波电容上电压的波形。可以看出负载突变在输出电压上引起了两个尖峰，文献［3］研究表明，第一个尖峰主要由输出电容的ESR和ESL造成，第二个尖峰则和输出滤波电感，控制环等设计有关。未来微处理器的输出电压不断降低，同时允许的输出电压纹波也有原来的5％降低到2％甚至更低，这使得电压纹波绝对值已经降到很小，比如3.3V的5％为165mV，但1V的2％只有20mV，而负载突变电流却不断增加，这使得把上面的两个电压尖峰控制在允许的范围内变得非常困难。文献［9］表明，未来微处理器对电流上升／下降斜率的苛刻要求并不是问题，要求的负载电流过大，输出电压纹波过小才是问题所在。实际上从本质上讲，负载电流变化率基本不影响瞬态响应过程主要是因为负载电流变化率已经足够大以至于相对其它回路时间常数来说，都可以把负载的变化看成一个具有无穷大斜率的阶跃输入。这给滤波器的设计提出了苛刻的要求。
VRM滤波器的设计和普通DC－DC变换器有所不同，但总的是思路是除了考虑满足稳态特性，更重要的是要满足动态特性。而且还要照顾到体积不能太大。
输出滤波电感的计算和常规的变换器的设计并无差别，对隔离型变换器一般按照下式计算：
其中D：占空比，
Vrec：变压器副边峰值电压，
Vo： 输出电压，
Io : 满载输出电流，
fs : 电感工作频率。
由于在Step-up瞬态过程中输出滤波电容需要提供的能量如图9所示，则其可以由下式估算：
其中Td ：瞬态过程中时间延迟，
ΔIo ：负载电流突变量，
ΔVo： 输出电压纹波，
SR(IL)：有效电感电流上升率。
如图10所示，因为设计时要考虑最坏的情况，即瞬态响应发生在开关管关断的时刻，这样控制回路只有到下个周期才能作出反应，此时对应的Td＝（1－D）Ts。而图11则给出在传统电压控制环控制时占空比在瞬态过程中典型变化曲线。可见占空比不可能在整个过程中保持为最大值1，因此电感电流上升率也不可能一直保持最大值，故要由一个折合系数K。 SR(IL)的值可以由下式估算：
为了分析系统的延迟时间Td对输出电容的影响，定义C_Td为Td带来的输出电容的增加量。图12是在开关频率为300kHz时，C_Td和占空比及电感电流变化率的关系曲线。可以看出占空比增加时，C_Td在输出电容中所占的份额减小；电感电流变化率增加时，C_Td在输出电容中所占的份额增加。图13是在SR(IL)=10A/μs时，C_Td和占空比及开关频率的关系曲线。可以看出开关频率的增加可以使得C_Td在Co中所占的份额有效减小。由此可以看出在开关频率较低，电感电流变化率较大时，Td对输出滤波电容的影响更大。此时如能减小Td则能大大减小输出滤波电容。而在开关频率较高，电感电流变化率较小时，Td的影响较小。
由上面的分析可以看出，输出电感的设计是从稳态性能出发，而滤波电容则是满足动态性能出发。但是由（5）式可以看出，减小滤波电感，可以减小输出滤波电容。因此从动态性能考虑总希望能尽可能减小输出滤波电感值，从而可以减小图10中的tr值。目前减小输出滤波电感的方法有：
① 提高开关频率，但目前开关频率一般都采用250kHz， 如果开关频率再高就会使开关损耗增加，使得效率降低。
② 采用多相并联技术，即Interleave技术，它会使总的等效电感的实际工作频率为开关频率和相数的乘积。
③ 采用步进电感［10］技术，如图14所示。它实际上是稳态工作保持正常电感值，而是动态时把电感短路以提高动态响应。
④ 另外一种近似理想的很直接的提高动态响应的方法［11］如图15所示。它比常规的VRM多加入S1、S2及一个线性控制单元。在瞬态相应时S1（或S2）导通。这种技术实际上和步进电感技术类似但更直接。
另外从提高动态性能来看是电感越小越好。这对占空比在瞬态响应过程中已经饱和当然是对的。但从图11可以看出实际上好的控制设计占空比饱和的时间很短。因此在占空比不饱和时用小信号模型对传统的Buck变换器进行分析可以得出：瞬态响应时电感电流变化到负载电流所需时间只和系统闭环转折频率有关，而闭环转折频率是由开关频率决定的。所以一旦确定了闭环转折频率，电感的减小对瞬态响应已基本无影响，但电感的增加会使占空比变化量增加。在满足瞬态响应的前提下，对应于占空比饱和点有一个最大临界电感值，这就是’Critical Inductance’的概念［12］。显然’Critical Inductance’是综合动态性能和效率所能取得最佳值，因为它即满足了瞬态响应的要求，同时也是电流纹波较小从而效率较高。因此电感的选取是需要考虑动态性能的要求，同时兼顾稳态纹波，效率方面的因素。
实际上面只给出了Step-up瞬态响应时滤波器的设计，但Step-down瞬态相应时的 情况完全类似。最后要根据最恶劣的情况来取值。一般可按照下列关系来判断：
(Vrec－Vo)>Vo，对应Step-down瞬态响应，(Vrec－Vo)<Vo，对应Step-up瞬态响应。
显然，对固定的输出滤波电感，当(Vrec-Vo)和Vo相差过大就意味着稳态占空比过小或过大，这对输出电容的优化设计是不利的。从前面分析可知：增加占空比可以减小Td对输出电容的影响，但是占空比过大反而会使输出电容增加，主要还是因为VRM的输出滤波器必须按照最坏的情况设计。以Buck电路为例，从减小输出电容的角度看，选择D =0.5是最价值。图16所示是在固定电感电流纹波为10A，开关频率为300kHz时，分别对应于Step-up和Step-down瞬态响应时电感电流变化率与占空比的关系。因为式（5）中电感电流变化率在按照最坏的情况设计时必须取Min（Step-up Slew rate， Step-down Slew rate），显然在D=0.5时可以取得最小值，此时对应输出滤波电容最小。因此选择合适的占空比对减小输出滤波电容是很有益的。
6 其它需要注意的因素
VRM控制环的设计一个总的原则，是要保证系统对瞬态响应反应的快速性。带宽的选择、误差放大器EA的输出电压上升率均要慎重选择，才能满足所需的动态性能和输出滤波器体积较小［4］。此外电路的布局至关重要。可以想象如果设计一个100A／1V的VRM，只要在通往负载路径上有一毫欧的电阻，都意味着效率要降低近10％。解决的唯一办法就是在精心设计的PCB电路板上贴上表贴元件。当然由于对48V输入而言，变压器的引入就要求它自身的损耗要小，尤其是低压大电流输出使得变压器匝比过大，此时损耗，漏感等一些因素都会非常突出，特别是副边只有1匝，其布局格外重要，需要精心设计才能满足要求。
7 小结
本文分析了48V输入VRM设计的难点，并系统地分析了在选择电路拓扑、低压同步整流器、设计输入输出滤波器特别是输出滤波电容和输出滤波电感时应遵循的原则。同时对控制环设计、线路布局、变压器的设计给出了定性的设计原则。
参考文献
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[12] P.L.Wong， F.C.Lee， P.Xu and Kaiwei Yao， "Criti
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The present situation and the future of 48V-input VRM
1 引言
信息技术的迅猛发展对数字处理技术提出了前所未有的要求，而这又极大地促进了低压IC特别是微处理器领域极大的发展。总的来说，未来IC对供电要求呈现下列趋势：
1) 工作电压越来越低。新的0.1μm技术采用将会使未来的IC工作电压降低到1.2V甚至低于1V。降低IC工作电压主要是出于下面考虑:①提高微处理器的速度。数字处理基本单元可以等效为一个电容，它的充放电可以提供’1’和’0’两种状态，但由于寄生参数的影响，它的充放电需要一定的时间，低的稳态电压可以缩短充放电时间，有利于提高微处理器的速度。②提高IC的集成度。低的工作电压可以使IC的绝缘距离减小，利于提高集成度。③基本单元的功耗降低。
2） 电流越来越大。虽然工作电压的降低使得IC基本单元的功耗降低，但由于系统处理容量的增加使得总功耗仍在增加，这样IC需要的总电流成倍增加。
3） 负载变化率越来越高。为了节能，延长电源工作时间（特别是在便携式系统中），IC供电将要求提供电源管理功能，比如现在的PC都有休眠模式（Sleep mode）和工作模式（Active mode），这使得微处理器成为一个非常动态的负载。图1是Intel公司微处理器所需的电压电流发展趋势。可以看出负载变化率在不远的未来就会高达150A／μS。
而电压调节模块(Voltage Regulator Modules，简称VRM)是专门为微处理器设计的供电单元。上面所提到的所有这些因素都对VRM的设计提出了前所未有的挑战。
早 期的VRM是从5V的直流母线直接供电。最近的一些台式计算机、工作站和服务器已经把12V输入作为VRM供电电压，在一些笔记本电脑上VRM已经直接把16－24V输入变换到1.5V输出[1]。可以预测不久的将来，正如把48V输入作为电信行业的标准输入电压，计算机VRM也会把输入母线电压提高到48V。提高输入母线电压的原因是：①VRM输出功率不断增加，而提高输入电压能够减小输入电流从而使得母线损耗减小，利于效率提高。 ②负载的瞬变对输入母线的电压影响较小，从而对其它供电单元影响较小。 ③ 输入滤波器体积大大减小[2]，因为电容储能和电压的平方成正比。
本文首先分析48V输入的VRM在设计时碰到的难点，然后给出在拓扑的选择、同步整流管选择、输出滤波器的设计、控制环设计等所要遵循的原则。
2 VRM设计的难点
VRM 设计的难点所在集中体现在体积、效率和动静态性能之间的矛盾。具体地说：
其一，由于计算机主板上的空间非常宝贵(cost-effective)， 但就传统的直流-直流变换器来说，为了满足负载的瞬态突变时仍能将输出电压稳定在允许的范围内，就需要增加输出滤波电容，从而使滤波器体积过大(从后面的滤波器计算公式可以看出)[3]。如果减小输出滤波电感，在从轻载到满载瞬态突变时负载可以从电源端更快获取能量，在从满载到轻载瞬态突变时电感电流可以下降的更快，有利于提高动态特性，但由于电感电流纹波会增加，从而给滤波电容增加负担（静态电压纹波增加），同时还造成效率略有降低。另外就目前的功率电子半导体元器件和磁性元件的发展水平，通过提高开关频率来减小磁性元件体积的程度是有限的。
其二，奔腾第四代处理器要求VRM的效率不低于80%，就今天的功率半导体元器件的发展水平来说，满载效率如果能达到这个标准本身就是一个挑战，但同时为了满足"能源之星"（Energy Star）等绿色能源的标准，VRM需要在轻载和重载时均能保持高效率，这就更增添了设计的难度。
其三，由于未来微处理器对VRM快速动态性能要求，这使得VRM的线路布局，连接点都显得比一般场合要慎重的多。这是因为在负载动态变化过程中，线路寄生参数，电容，电感的寄生参数的影响都显得举足轻重。比如VRM输出端与解耦电容间如采用传统的铜箔方式连接，则连接线的寄生参数使得VRM无法满足将来微处理器对动态性能的高要求[4]。实际上现在的PC有些已经把VRM和主板集成在一起，未来将和CPU直接集成。这也是设计的难点所在。
3 拓扑的选择
适合于VRM的电路拓扑概括起来可分为两类：隔离变换器和非隔离变换器。
尽管非隔离的拓扑有许多，但Buck电路因为结构简单、设计容易、成本低等优点过去一直被采用，如图2所示。但是对于48V输入的VRM来说，采用Buck变换器由于稳态占空比过小，会造成下面几个问题：①开关管的选择较为困难。 输入端的开关管在导通时承担输出大电流，关断时承担输入电压，这就对它的电流定额和SOA（Safe Operation Area）都有高的要求。②在输出电流纹波不变时，小的占空比会使输出滤波电感较大 ③过小的占空比会使系统更容易受干扰因素影响。④过小的占空比不利于输出滤波器的优化设计，这在后面会分析。因此Buck电路不能适应未来VRM的需要，必须有新的拓扑来满足这一要求，采用隔离型变换器已经成为必然。
隔离型变换器有如图3所示的几种结构：全桥、半桥、正激和推挽电路。副边整流电路如图4所示的几种结构：单端整流、倍流整流和全波整流电路。适合VRM的拓扑可以是它们适当的组合。
文献[5]指出，倍流整流电路在大电流场合具有下列优点：首先，它可以很方便地把变压器和电感进行磁集成，利于减小变换器的体积。其次，变压器的匝比比采用其它整流电路小，使得变压器更易设计。当然倍流整流电路中两个电感要做的比较一致也是设计的难点。从优化整流管的损耗来说，适合倍流电路的原边拓扑应工作在对称状态。因此适合倍流整流的原边结构为桥式电路或推挽电路。但从从原边开关管承受的电压电流应力考虑，桥式电路更适合48V输入的VRM，全桥电路兼顾了原边管子电压应力和半桥一样，电流应力和推挽电路一样的优点，而且便于考虑采用软开关技术，提高变换器的效率。而半桥电路具有结构简单，所用元器件少，设计时变压器匝比相对小的优点，但难以实现软开关。
正激变换器结构简单，但需要加复位手段。而且由于它的变压器在复位期间不能向负载提供能量，所以从提高瞬态响应的快速性来说，正激变换器要比桥式电路和推挽电路差一些。
另外值得一提的是采用隔离式变换器由于变压器的引入使得可以通过选择合适的匝比来实现占空比的优化设计，这对效率，动态响应，纹波的优化都非常有利[2]。
由上分析可以看出在选择适合48V输入的VRM拓扑时还应考虑具体情况和具体设计要求来选择。
4 整流管的选择
因为在影响VRM效率的诸多因素中，整流管的导通损耗占居了最主要的部分，因此它的选择至关重要。
A. 肖特基二极管和同步整流管的比较
从目前的功率半导体元器件的性能参数来看，肖特基（Schottky）二极管和同步整流管(MOSFET SRs)的正向压降已经可以相差无几，当然肖特基二极管因无需额外的驱动使用起来更方便。但是由于它们不同的I -V外特性使得在并联使用时MOSFET SRs的特性更好。如图5(a)所示，比较单只Schottky和SRs在通过70A电流时的正向导通压降可以发现SRs更高一些。但如果比较两只并联即每只流过35A的电流，可以发现SRs的正向压降下降50%，而Schottky只下降22%。这是因为SRs的I -V外特性是线性的，而Schottky则是按照指数规律变化的缘故。可以想象并联的管子数目增加时，SRs的这种优势会更明显。如图5(b)所示，电流为70A时，在并联管子数目增加时，SRs的损耗明显的比Schottky小。此外，MOSFET具有负温度系数特征，Schottky具有正温度系数特征，这使得MOSFET具有更好的并联特性。因此MOSFET SRs是目前适合作为VRM整流器来使用的器件。但这并不意味着目前的SRs就能很好满足VRM设计的需要，只是一种目前最好的选择而已。
B.同步整流管发展现状、瓶颈及趋势
通常我们总希望SRs的导通电阻 RDS(ON)越小越好。以目前低压SRs常用工艺结构如图6所示，下式可以说明影响RDS(ON)的因素：
其中Area表示的MOS的极板面积，BV表示极间击穿电压。因此Area越大，BV越小意味着RDS(ON)可以越小。但当RDS(ON)小到一定程度(几个毫欧)，它的1／3甚至一半主要来自封装带来的阻抗。以N沟道STV160NF02 MOSFET（BV＝20V，ID＝160A，Power SO-10TM封装）来说，虽然它的RDS(ON)=1.6mΩ，但RDS(ON)的40％是由封装带来的。因此需要采用更好的办法来减小这一部分的电阻。另外减小BV的值也可以减小RDS(ON)， 但目前的MOS制造工艺使得BV的值最多能小到15V-20V这个级别[6]。
同时由于SRs的损耗通常可以分为三个部分：
导通损耗、开关损耗、门极驱动损耗，因此并不是导通电阻越低，效率就越高。这主 要看三部分损耗那一部分或那几部分在总损耗中占居主导地位。以IRL3803（Rds(on)=6mΩ）为例，图7给出了fs=300kHz，Iload =50A时，SRs上的损耗和并联管子数目的关系。从图中可以看出当管子并联数目为５时总损耗基本达最小值。那么如何衡量一个SR的性能呢？文献[7]研究表明一个SR的损耗可以由下式近似表示：
其中 A是器件面积（cm2），
Irms是流过器件的电流有效值，
Ron，sp代表特定的导通电阻(Ω.cm2)，
Cin，sp 表示特定输入电容(F／cm2)，
VG 是门极电压，
f 是开关频率。
在这个式子里面，A是变量，为了求得损耗最小值，令dP/dA=0，可以得到：
因此通常用常数
这个参数来判定MOSFET的综合性能，有时也用另外一个常数FOM=QgRDS(ON)，二者是等价的。就目前的制造工艺来说，因为VDMOS技术仍停留在微米水平，这是SRs的性能仍不够理想的瓶颈。沟道型MOS虽然比传统的VDMOS性能好，但其衬底电阻的存在成为它性能进一步提高的障碍。研究表明如采用亚微米技术和超大规模集成技术（VLSI），VDMOS的性能还有很大的潜力可以挖掘。而且LDDMOS-SOI（Lightly Doped Drain built on a thin Silicon-on-Insulator）是一种很适合未来VRM的SRs[8]。表1中的数据很清楚的比较了目前和未来的SRs的性能以及它们分别能够获得的效率。5 滤波器的设计
由于VRM的滤波器设计和它的瞬态响应有着直接的关系，因此首先讨论一下它的瞬态响应过程。
VRM不同于普通DC－DC变换器的其中一点就是它的瞬态响应（Transient）要求很高。
通常讲提高VRM动态响应速度，就是为了满足在快速的负载瞬态转变时，变换器仍能将输出电压稳定在要求的范围内。负载从满载到轻载时称为Step-down瞬态响应，相反从轻载到满载时称为Step-up瞬态响应。图8给出了典型的Step-down瞬态转变过程中输出滤波电容上电压的波形。可以看出负载突变在输出电压上引起了两个尖峰，文献［3］研究表明，第一个尖峰主要由输出电容的ESR和ESL造成，第二个尖峰则和输出滤波电感，控制环等设计有关。未来微处理器的输出电压不断降低，同时允许的输出电压纹波也有原来的5％降低到2％甚至更低，这使得电压纹波绝对值已经降到很小，比如3.3V的5％为165mV，但1V的2％只有20mV，而负载突变电流却不断增加，这使得把上面的两个电压尖峰控制在允许的范围内变得非常困难。文献［9］表明，未来微处理器对电流上升／下降斜率的苛刻要求并不是问题，要求的负载电流过大，输出电压纹波过小才是问题所在。实际上从本质上讲，负载电流变化率基本不影响瞬态响应过程主要是因为负载电流变化率已经足够大以至于相对其它回路时间常数来说，都可以把负载的变化看成一个具有无穷大斜率的阶跃输入。这给滤波器的设计提出了苛刻的要求。
VRM滤波器的设计和普通DC－DC变换器有所不同，但总的是思路是除了考虑满足稳态特性，更重要的是要满足动态特性。而且还要照顾到体积不能太大。
输出滤波电感的计算和常规的变换器的设计并无差别，对隔离型变换器一般按照下式计算：
其中D：占空比，
Vrec：变压器副边峰值电压，
Vo： 输出电压，
Io : 满载输出电流，
fs : 电感工作频率。
由于在Step-up瞬态过程中输出滤波电容需要提供的能量如图9所示，则其可以由下式估算：
其中Td ：瞬态过程中时间延迟，
ΔIo ：负载电流突变量，
ΔVo： 输出电压纹波，
SR(IL)：有效电感电流上升率。
如图10所示，因为设计时要考虑最坏的情况，即瞬态响应发生在开关管关断的时刻，这样控制回路只有到下个周期才能作出反应，此时对应的Td＝（1－D）Ts。而图11则给出在传统电压控制环控制时占空比在瞬态过程中典型变化曲线。可见占空比不可能在整个过程中保持为最大值1，因此电感电流上升率也不可能一直保持最大值，故要由一个折合系数K。 SR(IL)的值可以由下式估算：
为了分析系统的延迟时间Td对输出电容的影响，定义C_Td为Td带来的输出电容的增加量。图12是在开关频率为300kHz时，C_Td和占空比及电感电流变化率的关系曲线。可以看出占空比增加时，C_Td在输出电容中所占的份额减小；电感电流变化率增加时，C_Td在输出电容中所占的份额增加。图13是在SR(IL)=10A/μs时，C_Td和占空比及开关频率的关系曲线。可以看出开关频率的增加可以使得C_Td在Co中所占的份额有效减小。由此可以看出在开关频率较低，电感电流变化率较大时，Td对输出滤波电容的影响更大。此时如能减小Td则能大大减小输出滤波电容。而在开关频率较高，电感电流变化率较小时，Td的影响较小。
由上面的分析可以看出，输出电感的设计是从稳态性能出发，而滤波电容则是满足动态性能出发。但是由（5）式可以看出，减小滤波电感，可以减小输出滤波电容。因此从动态性能考虑总希望能尽可能减小输出滤波电感值，从而可以减小图10中的tr值。目前减小输出滤波电感的方法有：
① 提高开关频率，但目前开关频率一般都采用250kHz， 如果开关频率再高就会使开关损耗增加，使得效率降低。
② 采用多相并联技术，即Interleave技术，它会使总的等效电感的实际工作频率为开关频率和相数的乘积。
③ 采用步进电感［10］技术，如图14所示。它实际上是稳态工作保持正常电感值，而是动态时把电感短路以提高动态响应。
④ 另外一种近似理想的很直接的提高动态响应的方法［11］如图15所示。它比常规的VRM多加入S1、S2及一个线性控制单元。在瞬态相应时S1（或S2）导通。这种技术实际上和步进电感技术类似但更直接。
另外从提高动态性能来看是电感越小越好。这对占空比在瞬态响应过程中已经饱和当然是对的。但从图11可以看出实际上好的控制设计占空比饱和的时间很短。因此在占空比不饱和时用小信号模型对传统的Buck变换器进行分析可以得出：瞬态响应时电感电流变化到负载电流所需时间只和系统闭环转折频率有关，而闭环转折频率是由开关频率决定的。所以一旦确定了闭环转折频率，电感的减小对瞬态响应已基本无影响，但电感的增加会使占空比变化量增加。在满足瞬态响应的前提下，对应于占空比饱和点有一个最大临界电感值，这就是’Critical Inductance’的概念［12］。显然’Critical Inductance’是综合动态性能和效率所能取得最佳值，因为它即满足了瞬态响应的要求，同时也是电流纹波较小从而效率较高。因此电感的选取是需要考虑动态性能的要求，同时兼顾稳态纹波，效率方面的因素。
实际上面只给出了Step-up瞬态响应时滤波器的设计，但Step-down瞬态相应时的 情况完全类似。最后要根据最恶劣的情况来取值。一般可按照下列关系来判断：
(Vrec－Vo)>Vo，对应Step-down瞬态响应，(Vrec－Vo)<Vo，对应Step-up瞬态响应。
显然，对固定的输出滤波电感，当(Vrec-Vo)和Vo相差过大就意味着稳态占空比过小或过大，这对输出电容的优化设计是不利的。从前面分析可知：增加占空比可以减小Td对输出电容的影响，但是占空比过大反而会使输出电容增加，主要还是因为VRM的输出滤波器必须按照最坏的情况设计。以Buck电路为例，从减小输出电容的角度看，选择D =0.5是最价值。图16所示是在固定电感电流纹波为10A，开关频率为300kHz时，分别对应于Step-up和Step-down瞬态响应时电感电流变化率与占空比的关系。因为式（5）中电感电流变化率在按照最坏的情况设计时必须取Min（Step-up Slew rate， Step-down Slew rate），显然在D=0.5时可以取得最小值，此时对应输出滤波电容最小。因此选择合适的占空比对减小输出滤波电容是很有益的。
6 其它需要注意的因素
VRM控制环的设计一个总的原则，是要保证系统对瞬态响应反应的快速性。带宽的选择、误差放大器EA的输出电压上升率均要慎重选择，才能满足所需的动态性能和输出滤波器体积较小［4］。此外电路的布局至关重要。可以想象如果设计一个100A／1V的VRM，只要在通往负载路径上有一毫欧的电阻，都意味着效率要降低近10％。解决的唯一办法就是在精心设计的PCB电路板上贴上表贴元件。当然由于对48V输入而言，变压器的引入就要求它自身的损耗要小，尤其是低压大电流输出使得变压器匝比过大，此时损耗，漏感等一些因素都会非常突出，特别是副边只有1匝，其布局格外重要，需要精心设计才能满足要求。
7 小结
本文分析了48V输入VRM设计的难点，并系统地分析了在选择电路拓扑、低压同步整流器、设计输入输出滤波器特别是输出滤波电容和输出滤波电感时应遵循的原则。同时对控制环设计、线路布局、变压器的设计给出了定性的设计原则。
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