（续上期）
4.3 印制电路板的电磁兼容设计
下面介绍几种有用的印制电路板降低电磁干扰的设计方案。首先，将包括单层板的设计。其余部分将集中讨论，当使用单层板局限性太大时的其他有用的方案。这里包括使用多层板等。将研究其中的每一种方案，并给出他们相对的优缺点。
4.3.1 单层印制电路板的电磁兼容设计
本节重点是如何适当布局和正确设计印制线以减少电磁干扰问题，例如通过控制电源公共阻抗的耦合、辐射发射、及引起印制线阻抗的失配。设计适用于单面板或双面板。
1) 逻辑电路布局
在印制电路板设计程序中，这大概是控制设计最早，而且是相对最容易的方面。设计建议可概括成几条：
使低电平模拟电路和数字电路尽可能远地分离（避免上述的公共阻抗耦合问题）。
高频器件应和低频器件分离，分离后的高频器件应尽可能地靠近背板和连接器；或反之，对印制板上未分离的高频电路为了减少耦合和防止高频电路对低频电路的干扰，应尽可能地远离背板和连接器。（图4.6）
对高速、中速和低速逻辑电路使用不同的面积。（图4.7）
图4.7表示适用于降低插件（卡）内部串扰、公共阻抗耦合、及辐射发射与敏感度的最佳印制电路板布局。这种分割使传送高频电流的印制线最短，而他正是引起公共阻抗耦合、串扰和辐射的主要因素。
在电路板上有模拟电路的场合，推荐的电路布局如图4.8所示。模拟电路与数字电路分离。建议对其中的逻辑电路作相同的布局（即高速逻辑电路靠近边缘）。
一旦逻辑电路被正式确定就要着手设计印制线布局，通常是借助某种计算机的辅助设计程序。
2) 印制线及互连设计
印制线设计时应遵循一条通用准则：腐蚀掉尽可能少的铜。当拟订电源分配系统时这一点特别适用；但对在空间有问题和为了防止阻抗不匹配必须控制印制线特性阻抗的场合，这一条通用准则对信号印制线不大有效。
适用于印制线设计和布局的一般准则有：
专用零伏印制线和Vcc的走线宽度≥1毫米。
电源印制线与其回线的走线应尽可能靠近。最好的方法是电源线走在电路板的一面而回线在其反面。这种布局会实现低阻抗的电源分配。
具有零伏平面的掩埋开放区域。电路板应尽可能地不透光。此措施还节省腐蚀剂。
为模拟电路提供一条零伏回线。
要检验长平行走线上的串扰。若有必要，可增加印制线间距或在走线之间增加一根零伏隔离印制线。
考虑对高速逻辑使用改进的电源分配。
为印制电路板零伏回线配置(至少是10%的)彼此隔开的连接器插脚。
为缓冲电路提供零伏印制线和连接器插脚。
图4.9表示设计印制电路板上电源线和回线的两种不同的布局方法。第一种表示不好的布局，他为高电感和高串扰提供了可能途径，所以应尽量避免由印制线形成的大回路。第二种方法使电源分配系统阻抗降低并导致回路面积减小。
例如，若使用（肖特基）TTL，由于他具有3毫微秒的上升时间和30毫安的门开关电流，所以电源母线的阻抗Z必须是Z<300毫伏/0.03安=10欧。作为安全余量，阻抗应该，譬如说，小于8欧。如选用表4.1中所示的第三种配制会不很合理；因此应使用前两种配置中的任一种。
3) 电源母线分配的改进
当隔离的供电和回线系统在高频恶化时，改进的电源母线分配布局可以提高电源的高频性能。其原理是提供一个封装在一起的供电和回线印制线，他能在宽频率范围内提供必要的低阻抗。见图4.10。
4) 电源去耦
适当的电源去耦会对控制印制电路板的电磁干扰提供重要好处。电源分配系统的电容量增加将会减小分配系统的总阻抗，导致较小的电源公共阻抗耦合。另外，置于集成电路供电插脚之间的去耦电容器，会使该基板的供电和回线的回路面积减小。他示于图4.11，表示与电源分配有关的大回路与去耦电容、集成电路有关的较小回路。
由于来自载流回路的辐射量与电流I×回路面积A×频率F成正比，不适当的去耦会显著影响电路布局的电磁干扰性能，常常导致辐射发射比去耦良好的电路板增加10或20dB。其中一个重要因素是去耦回路的阻抗ZL，理想的电容器应具有低损耗并在200兆赫范围内有效，不过引线电感能使某些类型的电容器在10兆赫左右的固有谐振频率上失效。最普通型式的电容器是Z5U级钛酸钡陶瓷电容器，他具有高介电常数和从1到20兆赫的较好损耗特性（视封装和配方而定），高于此频率他们有损耗且电容量开始下降。一般来说，若引线长度很短，Z5U陶瓷电容器在1~50兆赫范围内是有效的。但遗憾的是Z5U陶瓷电容器的温度特性很差。一般贴片电容器的等效串联电感ESL<10nH，等效串联电阻ESR<0.5Ω。所以应尽量采用贴片电容器。
别的电介质如钛酸锶、萘基苯基哑(NPO)和某些聚合物具有良好的高频特性，但介电常数较小，所以他们不适用于低频去耦（直流到10兆赫）。因此去耦是高电容量的低频去耦与具有稳定电容量的低损耗高频去耦之间的折中。
对于具体应用必须权衡这些因素，不过一般来说对去耦适用的准则有这些：
在连接器对Vcc去耦的钽电容器上并联一个0.01微法的高频陶瓷电容器或独石电容器（对高速逻辑为0.001微法）。
对于每两个双列直插式组件(DIP)，对其Vcc去耦可用一只高频陶瓷圆片电容器。
表4.2评价某些通用逻辑电路的去耦电容器。
假设每片门电路只有一个激励门是开关的，那么抗扰度电平将分布在五个来源上，他们是：电源下跌、电源分配系统受到辐射、公共阻抗耦合、串扰和阻抗不匹配引起的反射。
电容器引线应尽可能短以减小引线电感，对于2厘米印制线长度和10毫微亨引线电感的组合，其合成电感约为36毫微亨，对TTL感应的电压将是Ldi/dt=36×10-9×0.03安/310-9=360毫伏。为了使电容器引线尽可能的短，必然促使供电线和回线靠近。
表 4.2  某些通用逻辑电路的去耦电容器
逻辑电路
系列 电流要求 抗扰度电平
dv=20% 上升时间
dt mμs 
 门开关 门激励   
CMOS
TTL
STTL
LSTTL
ECL-10K 1
16
30
8
1 1
8
20
11
6 200
80
60
60
20 50
10
3
8
2 500
3000
2500
2500
700

5) 电容性负载的端接
当线路长度大于逻辑电路频率波长的1/6左右，换句话说，当线长L的双向延时时间2T超过数字脉冲的上升时间tr时，为了减少线路上的反射，正确的线路端接方法是必要的。双向延时由下式算出：
                                      (17)
式中：L是以米为单位的线路长度，v是自由空间的光速 v=3×810米/秒。沿电介质中的导线传播时，传播速度要降低倍， εr是电介质的相对介电常数。因此，电介质中的传播速度是：
                                   (18)
所以，当线路长度与上升时间相关时，电路板上线路应按方程(19)端接：
                                   (19)
这是对一个输出端的。对较多输出端由于各门电容量的增加使线路延时增加，不端接线路长度进一步减小。对于输出端数大于一的情况，应用方程(20)来确定最大不端接线路长度：
                               (20)
式中：F是逻辑电路的输出端数。
表4.3表示对具有不同特性阻抗和负载值的不端接线路的最大可用线路长度。表中可见，电容性负载对特性阻抗小的线路影响较小。
表 4.3  最大线路长度和特性阻抗、输出端数的关系
 最大线路常度，厘米
 输出
端数=1 输出
端数=2 输出
端数=4 输出
端数=8
微带
50
68
75
90
100 21.1
17.8
17.5
16.5
16.3 19.1
15.7
15.0
13.7
13.0 17.0
12.7
11.7
9.9
9.1 14.5
10.2
9.1
7.6
6.6
底板
100
140
180 16.8
15.0
13.2 13.7
10.9
9.1 9.7
7.1
5.3 7.1
4.8
3.3

在印制电路板上对线路Z0值的控制要准确的多，阻抗取决于电路板的厚度、电介质和线宽。但在延长电路板或子板上的情况就不一样其线路Z0值为120欧，而且能够从100变到180，这要视离地平面的距离、邻近导线的接近程度和接地栅网的结构而定。
发射极耦合逻辑(ECL)系统的高速度和普及的原因之一是由于驱动端接线路能力的增强使线路噪声降低。所以有关端接的其余讨论将涉及ECL的端接方面。但这并不意味这些原理仅适用于ECL系统；他们同样适用于许多其他逻辑电路系列。
ECL-10K端接电路的信号线能力可提供这样的好处。当线路长度超过表4.3中的数值时，端接可用来完全消除线路的反射或振铃。此外，端接还能减小平行信号线之间的串扰。
线路反射往往发生在线路接收端的负载阻抗(ZL)与线路特性阻抗(Z0)不匹配时，反射电压 的数值取决于不匹配的情况，可由下式计算：
                             (21)
对于接近Z0的任何ZL值，方程(21)中的反射值可降到忽略不计即ZL= Z0，Vr=0。而且当ZL>Z0 时，反射的极性与激励信号相同。
为减小不匹配，在线路上端接一个电阻器。串联和并联端端接均能用于ECL-10K系统（图4.12）。串联端接时，电阻器装在激励端，与信号线串联；并联端接时，负载电阻器被使用在线路终端的线路和VEE（或Vrr电压）之间。
 6) 串扰的控制
串扰是一根信号线上的脉冲耦合到邻近的信号线上。ECL-10K具有线性输入阻抗、低输出组抗和信号线端接能力。这些性能特征使得能对ECL-10K电路上的串扰进行分析和减到最小程度，所以ECL-10K是比较安静的高速系列。
使串扰减到最小的最简单方法，是与邻近信号线的走向（彼此）成直角。若不可行，则一般的准则是使邻近线路尽可能分开。
交叉耦合是发送线和接收线之间的互电感和互电容引起的。耦合到接收线的信号可以是前向的或后向的。前向串扰脉冲Vf，其脉宽等于发送线上的信号的上升时间，而其振幅取决于平行线路的长度和接近程度。脉冲电压Vf的极性与发送信号Vs相反。
通常前向串扰在ECL-10K系统中并不重要，因为在信号边缘上△V/ΔT值很小。ECL-10K的ΔV/ΔT值与TTL的大致相同，而小于肖特基TTL数值的1/4。
后向串扰脉冲Vb的宽度等于发送线路传播延时的两倍。振幅仅取决于线路间距而与平行线路的长度或信号上升时间无关。Vb的上升与下降时间分别等于Vs的上升和下降时间。
接收线路上的各种不同端接方法，都存在着许多种后向串扰信号的波形。由于Vb的传播方向总是与Vs的相反，适当的端接方法完全能吸收任何耦合的Vb。
串联端接线路产生的串扰往往比并联端接小。原因是只有一半逻辑振幅被送到串联端接线路。图4.13表示双绞线的端接情况。          
该端接线路可在长达15米双绞线的条件下激励100MHz以上的信号。                    
7) 电缆的互连
一般来说，同轴线或双绞线用于板和板之间的ECL互连。同轴线应具有50~100欧范围内的特性阻抗，传输线的回线各端应接地。每米扭绞100次的美国线规24~28号双绞线能产生约110欧令人满意的Z0。
若使用带状电缆，应选择在最大工作频率时具有低衰减的型号。对于ECL-10K推荐的最大衰减是2.5dB，这时将电缆长度限制到5米或更短。带状电缆中的备用引线应接地以保持传输线的效应。
在连接器上，应使用等间距的多个接地脚，以使连接阻抗值降到忽略不计。
6米或更长的线路可以用差动驱动，以保持高频抗扰度。门的附加输出可用于差动驱动，1011415 ECL电路可用作线路接收器。
15米的绞合线对在100兆赫以上可以用差动驱动。差动驱动线路应按图4.13所示方法端接，输出端数应限于4。当线对上的共模噪声超过供电电压时，双绞线应加以屏蔽。
4.2.2 多层印制电路板
对于高速逻辑电路的设计而言，使用单层板是不能满足电磁兼容性要求的。在这样情况下，应采用多层板。
1) 最常见的多层板
最常见的多层板示于图4.14。该图从原理上说明各层是如何构成的，以及各层的功能标志。画出的供电和返回母线是用未被蚀刻的一盎司铜箔板构成。因此，电源分配系统形成了一个大的接地平面，具有极低的配电源阻抗。多层板优于单层板之处是对公共阻抗耦合不大敏感、提供屏蔽（取决于布局）和对多电平供电电压较佳。多层结构的缺点是其构造和维修比较困难和昂贵。使用复杂的单层设计也会导致在大量生产中产生控制可重复性和质量的困难问题。
如图4.14那样多层板是由四块印制电路板叠合而成，板与板之间通过金属化通孔互连。在图4.14中，顶部的板包含电路元件。除开顶层和第三层的Vcc以及第四层的第二互连板相连接的各种通孔外，第二层是一整块地平面。实质上顶层的印制线与第二层的地平面形成了微带线，从而使线阻抗受到严密地控制。零伏回线层和Vcc分配层形成了极低阻抗的电源分配系统，这归功于平面间的大电容和铜箔的低电感和低电阻。他们还为第一层和第四层拾取的辐射干扰提供屏蔽。
可以构成更多的层次，对n层印制板通常要有n+1层。若两块互连板彼此互相叠置，为了降低互连板之间的串扰耦合，他们各自的互连线应彼此成90°走线。军用高速逻辑电路的电路板通常由与零伏回线板或Vcc板互相屏蔽的互连板构成。这大大增加对阻抗的控制。
2) 十层板
下面介绍一个十层板的层间安排例子：
第一层是优质布线层、第二层是地层、第三层是布线层、第四层是另一布线层、第五层是地层、第六层是电源层、第七层和第八层是布线层、第九层是地层、第十层是最后一个布线层。
这种结构共有六个布线层、三个地层，在第三和第四层及第七和第八层之间有填充层。用S、G、P、T分别表示布线、接地、电源和填充层。当然所需设计的层数是由诸多因素决定，如功能、屏蔽、阻抗、抖动、隔离等等，但要掌握一条布线层必需要与金属实平面（接地层最佳、次之电源层）相邻。他们可能的具体安排见表4.4。
3) 电源平面的分配
在上面的讨论中，铜箔平面被用于电源分配。铜箔平面的阻抗确定了通过电源分配系统用于公共阻抗耦合的电势。正如以后说明的那样，公共阻抗电压降的电平能够降到远远低于使用电源平面分配的所有电路的敏感度。
一对平行金属平面的特性阻抗可由传输线理论确定。由相对介电常数εr、电介质厚度h分开的一对平行金属平面，具有的阻抗等于：
                              (22)
式中：d是二维平面两边中较小的一边长度。
表4.5表示不同εr值与h/d比的两平面阻抗。对h/d<0.005的电源几何形状平面和εr>3的相对介电常数，电源分配系统有可能具有小于1欧的阻抗。因此，对20或30毫安的开关电流在电源分配系统中会产生几十毫伏以下的电压降，比逻辑电路的抗扰度电平小得多。
参考文献
[1]  J.L.诺尔曼 维奥莱特，唐纳德 R.T.怀特，迈克尔 F.维奥莱特.电磁兼容性手册.电子工业部第十研究所
[2] 吕英华.多层印制板中的电磁兼容设计方法.电磁兼容技术培训班教材.中国电子学会教育工作委员会编制
[3] Laird Technologies.电磁兼容设计实践.安全与电磁兼容， P.49～50，第三期，2003
[4] 吴卉，张海源，蔡丽娟.开关电源传导电磁干扰预测技术. 安全与电磁兼容，P.38～40，第六期，2002