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基于FPGA内部加法器的ps级DPWM实现

2019-12-05 09:43:54 来源:电子变压器与电感网

随着开关电源逐渐往高频化数字化方向发展,开关频率的提高对数字控制的精度提出了越来越高的要求。本文提出了一种基于低成本FPGA内部加法器延迟原理的ps级DPWM设计方案,可以在50MHz系统硬件晶振时钟下,实现1MHz开关频率、15位分辨率的高精度DPWM。

为了满足电子产品小型化的要求,开关电源高频化数字化的发展趋势日益明显。数字控制相比较DPWM的精度必须向着更高级别提升[1][4]。传统的模拟控制可以实现复杂的控制策略,提高了系统的可靠性和灵活性[1~4][8]。开关电源高频化带来的一个问题即数字控制精度问题日趋突出显现[10]。DPWM 的精度必须向着更高级别提升[1][4]。
本文提出了一种基于低成本FPGA 的新型产生FPGA,利用时钟信号在FPGA 内部加法器中的进位延迟[5][7][9],在系统外部输入时钟频率为50MHz、开关频率为1MHz的情况下,可以产生15位分辨率,可调精度达ps级(100ps以下)的高精度DPWM。
 
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